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MPC8572EAMC Functional Description
5.1.1.1
DDR Groups
Every DDR2 signal can be considered to be a member of one of four separate DDR signal groups. Each
group has a unique set of rules in terms of their connection and routing on the AdvancedMC board. These
four groups are shown in Table 5-2 .
Table 5-2. DDR2 Interface Signals
Signal Group
Address and command
Control
Data
Clocks
Signal
MA[0:15]
MBA[0:2]
#MWE
#MCAS
#MRAS
MCKE[0:3]
#MCS[0:3]
MODT[0:3]
MDIC[0:1]
MDQS[0:8]
#MDQS[0:8]A
MDM[0:8]
MDQ[0:63]
MECC[0:7]
MCK[0:5]
#MCK[0:5]
Description
Address bus
Bank address bus
Write enable
Column address strobe
Row address strobe
Clock enable
Chip select
On-die termination
DDR internal calibration
Data strobes
Data strobes complement
Data mask
Data bus
Error correction bits
Clock
Clocks complement
I/O (w.r.t.
Processor)
O
O
O
O
O
O
O
O
I
I/O
I/O
O
I/O
I/O
O
O
Complex DDR2 timing adaptation is available via the DDR clocking subsystem of the MPC8572E. It
supports the following:
? Sampling of the input data from the DDR2 memory
? Positioning of the DQS output signals during writes to the DDR2 memory
? Synchronizing the incoming DDR2 data to the internal clock
? Control the relationship between output data and CLK_OUT
5.1.1.2
Terminations and I/O Voltage
The DDR2 interface operates at 1.8 V I/O voltages. Reference voltages of 0.9 V are synthesized from a
5-V supply via the TPS51116 voltage regulator. This reference voltage is applied to each DDR2 device (at
the VREF pin) and the MPC8572E (at pin MVREF).
The DDR2 interface on the MPC8572E has the addition of the On-Die Termination (ODT) signals. ODT
signals are used to control the termination of the data group signals in the DDRII DRAM device. DDR2
MPC8572EAMC Advanced Mezzanine Card User Guide, Rev. 1.2
Freescale Semiconductor
5-3
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